RomanOanny

사용법을 다룬 블로그 http://donny.co.kr/wp/?p=181 linux - http://singerhwang.tistory.com/category/Verilog windows - http://bleyer.org/icarus/ 환경 변수 -> 시스템 변수 편집에서 PATH 에 아래 경로 추가 C:\iverilog\bin C:\iverilog\gtkwave\bin 화면에서 확인 > iverilog ledblink.v > vvp a.out 여러개 할 경우 > iverilog -o test tb_aes.v aes.v aes_core.v aes_decipher_block.v aes_encipher_block.v aes_inv_sbox.v aes_sbox.v aes_key_mem.v > vvp test..

에러 발생의 원인을 계속 못 찾았습니다. 그러다 아래 사이트에서 이 부분을 확인하였습니다. Clock이 맞지 않는 경우 --- PLL 설정된 부분을 지우고 입력 Clock로 바로 설정하였더니 이상없이 동작하였습니다. PLL 부분은 조금 더 공부하여야 할 것 같습니다. https://alteraforum.com/forum/showthread.php?t=35610

알테라에서 IP추가후 에러가 발생하는 문제 (Error (12006): Node instance "추가한 아이피 이름" instantiates undefined entity "new_component". Ensure that required library paths are specified correctly, define the specified entity, or change the instantiation. If this entity represents Intel FPGA or third-party IP, generate the synthesis files for the IP. ) Component Editor -> Synthesis Files에서 추가한 *.vhd의 Analyze Synthesis ..

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출처 : http://egloos.zum.com/pinge/v/2259784 처음 Verilog HDL 언어를 접하면서 가장 힘들었던 부분은 역시 wire 와 reg의 구분을 하는것.. wire = "선" reg = "레지스터" 라고 우선 생각을 한다. wire 는 실제 wire처럼 단지 어떤 모듈과 모듈을 이어주는 선에 불과하고 reg은 실제 레지스터처럼 어떤 신호에 영향을 받아 바뀌는 값이라고 생각함. 따라서 always문 안에서만 reg 값의 변경이 가능하고 wire값은 그 자체로 변경이 불가능하다. 단지 선을 연결하거나 and나 or등의 모듈로 나온 선을 잇는것만 가능할뿐.. ex ) reg와 wire를 이용한 2x4 Decoder. 2x4 Decoder 의 진리표 Input Output 00 0..