RomanOanny

알테라에서 IP추가후 에러가 발생하는 문제 (Error (12006): Node instance "추가한 아이피 이름" instantiates undefined entity "new_component". Ensure that required library paths are specified correctly, define the specified entity, or change the instantiation. If this entity represents Intel FPGA or third-party IP, generate the synthesis files for the IP. ) Component Editor -> Synthesis Files에서 추가한 *.vhd의 Analyze Synthesis ..

Flash Protection을 걸었을 경우 해제하는 방법 http://i12b.egloos.com/v/1298092

오류 1 error MSB8020: The build tools for v140 (Platform Toolset = 'v140') cannot be found. To build using the v140 build tools, please install v140 build tools. Alternatively, you may upgrade to the current Visual Studio tools by selecting the Project menu or right-click the solution, and then selecting "Upgrade Solution...". 프로젝트 속성 -> 플렛폼 도구 집합 -> 설치된 툴로 변경

ECO변경시 에러 에러 * Because the current design is in default layer mode and the decal is in increased layer mode, you cannot add decal "YEONHO_SMAW200-04P". Open Layer Setup dialog box and change the layer mode of the design to increased layers. 해결 방법 Setup > Layer Definition Click on 'Max Layers...' button

비콘 프로토콜 http://beacontech.blogspot.kr/2015/04/ibeacon-data-api.html

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출처 : http://egloos.zum.com/pinge/v/2259784 처음 Verilog HDL 언어를 접하면서 가장 힘들었던 부분은 역시 wire 와 reg의 구분을 하는것.. wire = "선" reg = "레지스터" 라고 우선 생각을 한다. wire 는 실제 wire처럼 단지 어떤 모듈과 모듈을 이어주는 선에 불과하고 reg은 실제 레지스터처럼 어떤 신호에 영향을 받아 바뀌는 값이라고 생각함. 따라서 always문 안에서만 reg 값의 변경이 가능하고 wire값은 그 자체로 변경이 불가능하다. 단지 선을 연결하거나 and나 or등의 모듈로 나온 선을 잇는것만 가능할뿐.. ex ) reg와 wire를 이용한 2x4 Decoder. 2x4 Decoder 의 진리표 Input Output 00 0..

ㅖ ㅖ

http://lisky.tistory.com/5 http://jangpd007.tistory.com/163 http://mwultong.blogspot.com/2007/01/exe-batch-file.html